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* MODULE:    StateMachine.v
* DEVICE:     Maquina de estado 
* PROJECT:   Tarea 2 Diseño Electronico Digital
* AUTHOR:    Ricardo Dávila Castro   
* DATE:      2010 19:35:08
*
* ABSTRACT:  Maquina Estado Generica Ejercicio 1
*            
*******************************************************************************/
`timescale 1ns / 100ps

`ifndef    STATEMACHINE
`define    STATEMACHINE

module StateMachine(
input CLK,
input RST,
input Inicio,
input [1:0] EstadoSiguiente,
output reg [1:0] EstadoActual
);


always @ (CLK)
	begin
		if (RST)
			EstadoActual <= Inicio;
		else
			EstadoActual <= EstadoSiguiente;
		
	end    
 


endmodule
`endif